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feat(plc): PLC逻辑配置完整功能实现
前端 plc_config.js:
- NODE_INFO 输入/输出限制修正 (AND/OR ≤10, NOT ≤1, 62P/62D/沿 ≤1, SR/RS ≤2)
- delayMs 独立字段，不再编码到 id 高位
- SR/RS 双引脚标注 (S 黄色/R 红色)，各引脚只能接一条线
- Comb id 解析与生成 (<Comb id="N">)
- Gate R/S 属性生成 (S="Comb#N"/"Input#N" 格式)
- 延时门新增/双击编辑自定义 modal
- 新节点自动空位放置
- XML 链级 Inputs 自动输出 (RS/SR 直接 Input 连接)
- 解析补全: 链级 Gate 读 R/S/delayMs，dstPin 修复
- RS/SR R/S 属性→Input#N 链接自动创建
后端 plc.cpp:
- LogicNode 新增 delay_ms, rs_s_src[32], rs_r_src[32]
- LogicLink 新增 dst_pin 字段
- parse_xml_comb: 读 delayMs→delay_ms, R/S→链接+dst_pin
- execute_62p/62d 改用 node->delay_ms
- collect_input_signals 按 dst_pin 填入
- has_comb 路径 R/S 属性→Input 链接创建
配置文件 Reclose_logic.xml 更新为完整示例
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2026-07-08 13:22:50 +08:00 |