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# PLC 配置文件（XML）解析与生成说明文档
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> **面向对象**: QT 上位机开发人员
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> **配置文件**: `config/PLC/Reclose_logic.xml`
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> **文件编码**: UTF-8
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> **文档日期**: 2026-07-07
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## 一、概述
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PLC 逻辑配置使用 XML 格式存储。一个 XML 文件定义一个 PLC 逻辑工程，由若干条**逻辑链（Chain）**组成。每条链描述一组输入信号经逻辑门运算后输出到目标信号的过程。
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QT 上位机需要实现：
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1. **解析（读取）**：将 XML 文件解析为内存中的逻辑图数据结构，用于画布展示和编辑
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2. **生成（写入）**：将用户编辑完的逻辑图保存/导出为 XML 文件，下发到 RTU 设备
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## 二、XML 整体结构
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```
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<PLCConfig name="..." key="..." checksum="...">
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<Chain gates="n" inputs="m" outputs="k"> <!-- 简单链 -->
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<Inputs> <Signal .../> </Inputs>
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<Gate .../>
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<Outputs> <Signal .../> </Outputs>
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</Chain>
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<Chain gates="n" inputs="m" outputs="k"> <!-- 组合链（含Comb嵌套） -->
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<Comb>
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<Inputs> <Signal .../> </Inputs>
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<Comb> ... </Comb> <!-- 嵌套子Comb -->
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<Gate .../>
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<Outputs> <Signal .../> </Outputs>
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</Comb>
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<Gate .../> <!-- 链级顶层Gate -->
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<Outputs> <Signal .../> </Outputs>
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</Chain>
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</PLCConfig>
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```
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### 2.1 根元素 `<PLCConfig>`
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| 属性 | 类型 | 必填 | 说明 |
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|------|------|------|------|
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| `name` | string | 是 | 工程名称，如 `"PLC Logic"` |
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| `key` | string | 是 | 工程唯一标识，建议使用时间戳毫秒数（如 `"1783070862205"`） |
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| `checksum` | string | 是 | 32 位 CRC 校验值，大写十六进制字符串（如 `"3486BE04"`）。通常使用 CRC-32/MPEG-2 算法对整个 XML 内容（不含 checksum 属性本身）计算得到 |
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## 三、元素详解
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### 3.1 `<Chain>` — 逻辑链
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每条 `<Chain>` 代表一组相关的逻辑运算。可独立存在，也可通过信号编号组合。
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| 属性 | 类型 | 必填 | 说明 |
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|------|------|------|------|
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| `gates` | int | 是 | 链内逻辑门总数（含顶层 Gate 和 Comb 内部 Gate） |
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| `inputs` | int | 是 | 链内输入端信号总数 |
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| `outputs` | int | 是 | 链内输出端信号总数 |
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**两种形态**：
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| 形态 | 子元素 | 场景 |
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|------|--------|------|
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| **简单链** | `<Inputs>` + `<Gate>` + `<Outputs>` | 单层逻辑：若干输入信号经一个逻辑门运算后输出 |
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| **组合链** | `<Comb>` + `<Gate>` + `<Outputs>` | 多层嵌套逻辑：Comb 内部可嵌套子 Comb |
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### 3.2 `<Inputs>` — 输入信号集
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```xml
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<Inputs>
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<Signal no="59" x="-676" y="69" />
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<Signal no="60" x="-674" y="183" />
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</Inputs>
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```
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| 属性 | 类型 | 必填 | 说明 |
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|------|------|------|------|
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| `no` | int | 是 | **信号编号**，对应 RTU 数据中心 out 信号的序号（dc_signal_out 的 `no` 字段） |
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| `x` | int | 否 | 可视化画布 X 坐标像素值，解析/生成时可忽略（仅用于前端画布渲染） |
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| `y` | int | 否 | 可视化画布 Y 坐标像素值，解析/生成时可忽略 |
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||
> **关键映射关系**：`Signal.no` ↔ 数据中心 `dc_signal_out` 记录的 `no` 字段。QT 上位机需通过 WebSocket 或 HTTP API 获取信号列表（`signal_type` = `"out"`），从中取得各信号的 `no` 和 `saddr`（信号地址）。
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### 3.3 `<Outputs>` — 输出信号集
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```xml
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<Outputs>
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<Signal no="1361" x="-17" y="137" />
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</Outputs>
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```
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||
与 `<Inputs>` 结构完全相同。区别在于语义：`<Outputs>` 中的信号编号对应 **PLC 输出信号**（通常 `no >= 1361` 为 RTU 内置预留号段）。
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### 3.4 `<Gate>` — 逻辑门
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```xml
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<Gate type="OR" id="0" x="-346" y="141" />
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```
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| 属性 | 类型 | 必填 | 说明 |
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|------|------|------|------|
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| `type` | string | 是 | 逻辑门类型，取值见表（见下方） |
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| `id` | int | 是 | 逻辑门序号，从 0 起递增，同类型门内唯一 |
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| `x` | int | 否 | 可视化画布 X 坐标 |
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| `y` | int | 否 | 可视化画布 Y 坐标 |
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#### 逻辑门类型对照表
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| `type` 字符串 | 含义 | 输入数 | 说明 |
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|---------------|------|--------|------|
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| `OR` | 或门 | ≥1 | 任一输入为 1 则输出 1 |
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| `AND` | 与门 | ≥1 | 全部输入为 1 则输出 1 |
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| `NOT` | 非门 | 1 | 输入取反输出 |
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||
> **注意**：当前 XML 配置支持的逻辑门类型为 `OR`、`AND`、`NOT`。若后续扩展 `T62P`/`T62D`/`SR`/`RS`/`RISING`/`FALLING` 等时序元件，需同步更新类型对照表。
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### 3.5 `<Comb>` — 组合逻辑块（核心难点）
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`<Comb>` 是**可递归嵌套**的逻辑组合块，用于表达多层级的复杂逻辑。
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```xml
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<Comb>
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<Inputs> <!-- 本层直接输入信号 -->
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<Signal no="67" x="-6" y="937" />
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</Inputs>
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<Comb> <!-- 嵌套子Comb（可多层） -->
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||
<Inputs> ... </Inputs>
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<Comb> ... </Comb>
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||
<Gate type="AND" id="0" .../>
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||
<Outputs> ... </Outputs>
|
||
</Comb>
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<Gate type="OR" id="1" .../> <!-- 本层逻辑门 -->
|
||
<Outputs> <!-- 本层输出信号 -->
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||
<Signal no="1367" x="627" y="836" />
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||
</Outputs>
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</Comb>
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```
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**解析规则**：
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1. **本层 Inputs**：直接连到本层 Gate 的输入端
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2. **嵌套子 Comb**：子 Comb 的 Gate 输出 → 连到本层 Gate 的输入端（一根线）
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3. **本层 Gate**：接收上述所有输入，运算后输出到 Outputs
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4. **递归终止**：最内层 Comb 没有嵌套子 Comb，只有 Inputs → Gate → Outputs
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**数据流示意**：
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```
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[本层Inputs] ──┐
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├──→ [本层 Gate] ──→ [本层 Outputs]
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[子Comb Gate] ─┘
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```
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## 四、完整解析算法（C++ / Qt）
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### 4.1 数据结构定义
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```cpp
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#include <QString>
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#include <QVector>
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#include <QPoint>
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#include <QtXml/QDomDocument>
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// 逻辑门类型枚举
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enum GateType {
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GATE_OR = 2,
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GATE_AND = 3,
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GATE_NOT = 4
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// 未来可扩展: GATE_T62P=5, GATE_T62D=6, ...
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};
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// 信号节点
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struct PlcSignal {
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||
int no; // 信号编号（映射 dc_signal_out.no）
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||
int x, y; // 画布坐标
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||
};
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// 逻辑门
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struct PlcGate {
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GateType type;
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||
int id; // 同类型门内序号
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||
int x, y; // 画布坐标
|
||
};
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||
// 连线
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||
struct PlcLink {
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int srcType; // 源节点类型: 1=输入信号, 2~4=逻辑门
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||
int srcId; // 源节点ID
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int dstType; // 目标节点类型: 0=输出信号, 2~4=逻辑门
|
||
int dstId; // 目标节点ID
|
||
};
|
||
|
||
// Comb 组合块（递归结构）
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struct PlcComb {
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QVector<PlcSignal> inputs; // 本层输入信号
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||
QVector<PlcComb> subCombs; // 嵌套子Comb
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||
PlcGate gate; // 本层逻辑门
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||
QVector<PlcSignal> outputs; // 本层输出信号
|
||
};
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||
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||
// 逻辑链
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||
struct PlcChain {
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int gatesCount; // gates 属性
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int inputsCount; // inputs 属性
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int outputsCount; // outputs 属性
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bool isComb; // true=组合链, false=简单链
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QVector<PlcSignal> inputs; // (简单链) 输入信号
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||
PlcGate gate; // (简单链) 逻辑门
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||
PlcComb comb; // (组合链) 顶层Comb
|
||
QVector<PlcSignal> outputs; // 输出信号
|
||
};
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||
// 整个配置文件
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struct PlcConfig {
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QString name;
|
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QString key;
|
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QString checksum;
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||
QVector<PlcChain> chains;
|
||
};
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```
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### 4.2 XML 解析实现
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```cpp
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#include <QtXml/QDomDocument>
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#include <QFile>
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#include <QDebug>
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// 从 XML 字符串解析逻辑门类型
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static GateType parseGateType(const QString &s) {
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||
if (s == "OR") return GATE_OR;
|
||
if (s == "AND") return GATE_AND;
|
||
if (s == "NOT") return GATE_NOT;
|
||
return GATE_OR; // 默认
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||
}
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||
// 从 Gate 类型得到字符串 (生成 XML 用)
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static QString gateTypeToString(GateType t) {
|
||
switch (t) {
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||
case GATE_OR: return "OR";
|
||
case GATE_AND: return "AND";
|
||
case GATE_NOT: return "NOT";
|
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}
|
||
return "OR";
|
||
}
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||
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||
// 解析 <Signal> 元素
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||
static PlcSignal parseSignal(const QDomElement &el) {
|
||
PlcSignal s;
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||
s.no = el.attribute("no").toInt();
|
||
s.x = el.attribute("x").toInt();
|
||
s.y = el.attribute("y").toInt();
|
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return s;
|
||
}
|
||
|
||
// 解析 <Gate> 元素
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||
static PlcGate parseGate(const QDomElement &el) {
|
||
PlcGate g;
|
||
g.type = parseGateType(el.attribute("type"));
|
||
g.id = el.attribute("id").toInt();
|
||
g.x = el.attribute("x").toInt();
|
||
g.y = el.attribute("y").toInt();
|
||
return g;
|
||
}
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// 解析 <Inputs> 或 <Outputs> 元素
|
||
static QVector<PlcSignal> parseSignalList(const QDomElement &parent,
|
||
const QString &tagName) {
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||
QVector<PlcSignal> list;
|
||
QDomElement container = parent.firstChildElement(tagName);
|
||
if (!container.isNull()) {
|
||
QDomElement sig = container.firstChildElement("Signal");
|
||
while (!sig.isNull()) {
|
||
list.append(parseSignal(sig));
|
||
sig = sig.nextSiblingElement("Signal");
|
||
}
|
||
}
|
||
return list;
|
||
}
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||
// 递归解析 <Comb> 元素
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static bool parseComb(const QDomElement &combEl, PlcComb &comb) {
|
||
if (combEl.isNull()) return false;
|
||
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// 1. 本层直接输入
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||
comb.inputs = parseSignalList(combEl, "Inputs");
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// 2. 递归解析嵌套子 Comb
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||
QDomElement subComb = combEl.firstChildElement("Comb");
|
||
while (!subComb.isNull()) {
|
||
PlcComb sub;
|
||
if (parseComb(subComb, sub)) {
|
||
comb.subCombs.append(sub);
|
||
}
|
||
subComb = subComb.nextSiblingElement("Comb");
|
||
}
|
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||
// 3. 本层 Gate
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||
QDomElement gateEl = combEl.firstChildElement("Gate");
|
||
if (!gateEl.isNull()) {
|
||
comb.gate = parseGate(gateEl);
|
||
}
|
||
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||
// 4. 本层输出
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comb.outputs = parseSignalList(combEl, "Outputs");
|
||
return true;
|
||
}
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||
// 解析整条 <Chain>
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||
static PlcChain parseChain(const QDomElement &chainEl) {
|
||
PlcChain chain;
|
||
chain.gatesCount = chainEl.attribute("gates").toInt();
|
||
chain.inputsCount = chainEl.attribute("inputs").toInt();
|
||
chain.outputsCount = chainEl.attribute("outputs").toInt();
|
||
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||
// 判断是否有 Comb（组合链）
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||
QDomElement combEl = chainEl.firstChildElement("Comb");
|
||
chain.isComb = !combEl.isNull();
|
||
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||
if (chain.isComb) {
|
||
// 组合链: 解析顶层 Comb
|
||
parseComb(combEl, chain.comb);
|
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||
// 链级顶层 Gate（在 Comb 之后）
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||
QDomNodeList children = chainEl.childNodes();
|
||
bool foundComb = false;
|
||
for (int i = 0; i < children.count(); i++) {
|
||
QDomElement el = children.at(i).toElement();
|
||
if (el.tagName() == "Comb") { foundComb = true; continue; }
|
||
if (foundComb && el.tagName() == "Gate") {
|
||
chain.gate = parseGate(el);
|
||
break;
|
||
}
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||
}
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||
// 链级顶层 Outputs
|
||
chain.outputs = parseSignalList(chainEl, "Outputs");
|
||
} else {
|
||
// 简单链: Inputs → Gate → Outputs
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||
chain.inputs = parseSignalList(chainEl, "Inputs");
|
||
QDomElement gEl = chainEl.firstChildElement("Gate");
|
||
if (!gEl.isNull()) chain.gate = parseGate(gEl);
|
||
chain.outputs = parseSignalList(chainEl, "Outputs");
|
||
}
|
||
return chain;
|
||
}
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||
// 主解析函数: 从文件路径加载 XML
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PlcConfig parseXmlFile(const QString &filePath) {
|
||
PlcConfig config;
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||
|
||
QFile file(filePath);
|
||
if (!file.open(QIODevice::ReadOnly)) {
|
||
qWarning() << "Cannot open file:" << filePath;
|
||
return config;
|
||
}
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||
|
||
QDomDocument doc;
|
||
if (!doc.setContent(&file)) {
|
||
qWarning() << "XML parse error:" << filePath;
|
||
file.close();
|
||
return config;
|
||
}
|
||
file.close();
|
||
|
||
QDomElement root = doc.documentElement();
|
||
if (root.tagName() != "PLCConfig") {
|
||
qWarning() << "Root element is not <PLCConfig>";
|
||
return config;
|
||
}
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config.name = root.attribute("name");
|
||
config.key = root.attribute("key");
|
||
config.checksum = root.attribute("checksum");
|
||
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||
QDomElement chainEl = root.firstChildElement("Chain");
|
||
while (!chainEl.isNull()) {
|
||
config.chains.append(parseChain(chainEl));
|
||
chainEl = chainEl.nextSiblingElement("Chain");
|
||
}
|
||
|
||
qDebug() << "Parsed" << config.chains.size() << "chains from" << filePath;
|
||
return config;
|
||
}
|
||
```
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||
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---
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||
## 五、XML 生成算法（C++ / Qt）
|
||
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||
### 5.1 生成实现
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||
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||
```cpp
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||
#include <QtXml/QDomDocument>
|
||
#include <QFile>
|
||
#include <QtCore/QCryptographicHash>
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||
|
||
// 计算 CRC-32/MPEG-2（与 RTU 一致）
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||
// 简化版: 实际应使用完整的 CRC32 MPEG2 查表算法
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||
// 此处仅示意，生产环境请使用完整 CRC 实现库（如 Qt 的 qChecksum 或 zlib crc32）
|
||
|
||
// 生成 <Signal> 元素
|
||
static QDomElement createSignalEl(QDomDocument &doc, const PlcSignal &sig) {
|
||
QDomElement el = doc.createElement("Signal");
|
||
el.setAttribute("no", sig.no);
|
||
el.setAttribute("x", sig.x);
|
||
el.setAttribute("y", sig.y);
|
||
return el;
|
||
}
|
||
|
||
// 生成 <Gate> 元素
|
||
static QDomElement createGateEl(QDomDocument &doc, const PlcGate &gate) {
|
||
QDomElement el = doc.createElement("Gate");
|
||
el.setAttribute("type", gateTypeToString(gate.type));
|
||
el.setAttribute("id", gate.id);
|
||
el.setAttribute("x", gate.x);
|
||
el.setAttribute("y", gate.y);
|
||
return el;
|
||
}
|
||
|
||
// 生成 <Inputs>/<Outputs> 容器
|
||
static QDomElement createSignalListEl(QDomDocument &doc,
|
||
const QString &tagName,
|
||
const QVector<PlcSignal> &signals) {
|
||
QDomElement el = doc.createElement(tagName);
|
||
for (const auto &s : signals) {
|
||
el.appendChild(createSignalEl(doc, s));
|
||
}
|
||
return el;
|
||
}
|
||
|
||
// 递归生成 <Comb> 元素
|
||
static QDomElement createCombEl(QDomDocument &doc, const PlcComb &comb) {
|
||
QDomElement el = doc.createElement("Comb");
|
||
|
||
// Inputs
|
||
if (!comb.inputs.isEmpty()) {
|
||
el.appendChild(createSignalListEl(doc, "Inputs", comb.inputs));
|
||
}
|
||
|
||
// 嵌套子 Comb
|
||
for (const auto &sub : comb.subCombs) {
|
||
el.appendChild(createCombEl(doc, sub));
|
||
}
|
||
|
||
// Gate
|
||
el.appendChild(createGateEl(doc, comb.gate));
|
||
|
||
// Outputs
|
||
if (!comb.outputs.isEmpty()) {
|
||
el.appendChild(createSignalListEl(doc, "Outputs", comb.outputs));
|
||
}
|
||
|
||
return el;
|
||
}
|
||
|
||
// 生成 <Chain> 元素
|
||
static QDomElement createChainEl(QDomDocument &doc, const PlcChain &chain) {
|
||
QDomElement el = doc.createElement("Chain");
|
||
el.setAttribute("gates", chain.gatesCount);
|
||
el.setAttribute("inputs", chain.inputsCount);
|
||
el.setAttribute("outputs", chain.outputsCount);
|
||
|
||
if (chain.isComb) {
|
||
// 组合链: Comb + Gate + Outputs
|
||
el.appendChild(createCombEl(doc, chain.comb));
|
||
// Gate（仅在 Comb 后有意义时输出）
|
||
if (chain.gate.type == GATE_OR ||
|
||
chain.gate.type == GATE_AND ||
|
||
chain.gate.type == GATE_NOT) {
|
||
el.appendChild(createGateEl(doc, chain.gate));
|
||
}
|
||
if (!chain.outputs.isEmpty()) {
|
||
el.appendChild(createSignalListEl(doc, "Outputs", chain.outputs));
|
||
}
|
||
} else {
|
||
// 简单链: Inputs → Gate → Outputs
|
||
if (!chain.inputs.isEmpty()) {
|
||
el.appendChild(createSignalListEl(doc, "Inputs", chain.inputs));
|
||
}
|
||
el.appendChild(createGateEl(doc, chain.gate));
|
||
if (!chain.outputs.isEmpty()) {
|
||
el.appendChild(createSignalListEl(doc, "Outputs", chain.outputs));
|
||
}
|
||
}
|
||
return el;
|
||
}
|
||
|
||
// 主生成函数: 将配置写入 XML 文件
|
||
bool writeXmlFile(const PlcConfig &config, const QString &filePath,
|
||
const QString &checksumHex) {
|
||
QDomDocument doc;
|
||
|
||
// XML 声明
|
||
QDomProcessingInstruction pi =
|
||
doc.createProcessingInstruction("xml",
|
||
"version=\"1.0\" encoding=\"UTF-8\"");
|
||
doc.appendChild(pi);
|
||
|
||
// 根元素
|
||
QDomElement root = doc.createElement("PLCConfig");
|
||
root.setAttribute("name", config.name);
|
||
root.setAttribute("key", config.key);
|
||
root.setAttribute("checksum", checksumHex); // CRC32 十六进制大写
|
||
doc.appendChild(root);
|
||
|
||
// 所有 Chain
|
||
for (const auto &chain : config.chains) {
|
||
root.appendChild(createChainEl(doc, chain));
|
||
}
|
||
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// 写入文件
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QFile file(filePath);
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if (!file.open(QIODevice::WriteOnly | QIODevice::Text)) {
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qWarning() << "Cannot write file:" << filePath;
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return false;
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}
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QTextStream stream(&file);
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stream.setCodec("UTF-8");
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doc.save(stream, 4); // 4 空格缩进
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||
file.close();
|
||
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||
qDebug() << "XML saved to" << filePath;
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return true;
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}
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```
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### 5.2 checksum 计算方法
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```cpp
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#include <zlib.h> // 或使用 Qt + 自定义 CRC32 MPEG2 表
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// CRC-32/MPEG-2 多项式: 0x04C11DB7, 初始值: 0xFFFFFFFF
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// 注意: 计算时应对 XML 字符串的内容计算，**不含** checksum 属性自身
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||
// 实战中建议调用 RTU 侧接口获取 checksum 值，或在生成 XML 后
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||
// 通过 RTU 命令行方式让设备重新计算 checksum
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```
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> **建议**：`key` 字段用 `QDateTime::currentMSecsSinceEpoch()` 生成时间戳毫秒字符串。`checksum` 字段可调用 RTU 侧提供的 CRC 计算接口，或在生成 XML 后由 RTU 自动校验/更新。
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## 六、简单链与组合链对照
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### 6.1 简单链示例
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```xml
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<!-- 一条简单链: 信号59和60做OR运算输出到1361 -->
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<Chain gates="1" inputs="2" outputs="1">
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<Inputs>
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<Signal no="59" x="-676" y="69" />
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<Signal no="60" x="-674" y="183" />
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||
</Inputs>
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||
<Gate type="OR" id="0" x="-346" y="141" />
|
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<Outputs>
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<Signal no="1361" x="-17" y="137" />
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</Outputs>
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</Chain>
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```
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**逻辑等效**：`out[1361] = in[59] OR in[60]`
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### 6.2 组合链示例
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```xml
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<!-- 组合链: 多层嵌套 -->
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<!-- 内层1: 62,63,64,65 做 AND → 输出到 1363,1364,1365 -->
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<!-- 内层2: 66 和 内层1 Gate 做 AND → 输出到 1366 -->
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<!-- 外层: 67 和内层2 Gate 做 OR → 输出到 1367 -->
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<!-- 链级: 外层 Gate(OR) 做 NOT → 输出到 1368 -->
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<Chain gates="4" inputs="6" outputs="6">
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<Comb>
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<Inputs>
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<Signal no="67" x="-6" y="937" />
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||
</Inputs>
|
||
<Comb>
|
||
<Inputs>
|
||
<Signal no="66" x="-333" y="876" />
|
||
</Inputs>
|
||
<Comb>
|
||
<Inputs>
|
||
<Signal no="62" x="-669" y="413" />
|
||
<Signal no="63" x="-670" y="534" />
|
||
<Signal no="64" x="-667" y="650" />
|
||
<Signal no="65" x="-669" y="769" />
|
||
</Inputs>
|
||
<Gate type="AND" id="0" x="-346" y="595" />
|
||
<Outputs>
|
||
<Signal no="1363" x="-9" y="490" />
|
||
<Signal no="1364" x="-11" y="599" />
|
||
<Signal no="1365" x="-10" y="700" />
|
||
</Outputs>
|
||
</Comb>
|
||
<Gate type="AND" id="1" x="-42" y="829" />
|
||
<Outputs>
|
||
<Signal no="1366" x="324" y="773" />
|
||
</Outputs>
|
||
</Comb>
|
||
<Gate type="OR" id="1" x="288" y="890" />
|
||
<Outputs>
|
||
<Signal no="1367" x="627" y="836" />
|
||
</Outputs>
|
||
</Comb>
|
||
<Gate type="NOT" id="1" x="594" y="950" />
|
||
<Outputs>
|
||
<Signal no="1368" x="915" y="947" />
|
||
</Outputs>
|
||
</Chain>
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```
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||
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||
**逻辑等效**：
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```
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内层1 Gate(AND id=0): out[1363..1365] = in[62] AND in[63] AND in[64] AND in[65]
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||
内层2 Gate(AND id=1): out[1366] = in[66] AND 内层1_Gate
|
||
外层 Gate(OR id=1): out[1367] = in[67] OR 内层2_Gate
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链级 Gate(NOT id=1): out[1368] = NOT 外层_Gate
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```
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## 七、信号编号（no）的获取
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QT 上位机需要通过 WebSocket 与 RTU 通信获取当前已注册的信号列表。
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### 7.1 请求信号列表
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```json
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{
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"curd": "get",
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"signal_type": "out"
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}
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```
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### 7.2 响应格式
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RTU 返回 out 信号数组，每条信号包含：
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| 字段 | 类型 | 说明 |
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|------|------|------|
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| `no` | int | 信号序号（即 XML 中的 `Signal.no`） |
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| `saddr` | string | 信号地址，如 `"plc.st.out.0"` |
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||
| `desc` | string | 信号描述，如 `"plc输出0"` |
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| `val` | variant | 当前值 |
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| `data_type` | string | 数据类型 |
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### 7.3 输出信号号段约定
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- **RTU 内置 PLC 输入信号**：`no` 在 **59–67** 左右（实现中通过 `out` 信号表动态注册）
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- **RTU 内置 PLC 输出信号**：`no` 在 **1361–1368** 左右
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||
- QT 上位机应**动态读取信号列表**而非硬编码号段
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## 八、注意事项
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| 编号 | 注意点 |
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|------|--------|
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| 1 | `<Comb>` 最多嵌套 **3 层**（见示例），更深层级需验证 RTU 固件支持 |
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| 2 | `checksum` 必须使用 CRC-32/MPEG-2 算法，且大写十六进制格式 |
|
||
| 3 | `key` 建议使用 `QDateTime::currentMSecsSinceEpoch()` 生成，保证唯一性 |
|
||
| 4 | `x`/`y` 坐标可不填写（设为 0），RTU 解析时忽略这些字段 |
|
||
| 5 | XML 文件编码必须为 **UTF-8**，不要使用 UTF-8 BOM |
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||
| 6 | `<Chain>` 的 `gates`/`inputs`/`outputs` 属性值为统计数量，生成时必须准确填写 |
|
||
| 7 | Comb 内 Gate 的 `id` 表示**同类型逻辑门内的序号**（OR/AND/NOT 分别计数，从 0 起递增） |
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||
| 8 | 生成 XML 后建议通过 RTU Web 界面或命令行 `plc cfg reload` 触发配置重新加载 |
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||
| 9 | 一个 `<PLCConfig>` 可含多条 `<Chain>`，但目前 RTU 将所有 Chain 合并为一个逻辑图处理 |
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## 九、附录：完整 XML 示例文件
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```xml
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<?xml version="1.0" encoding="UTF-8"?>
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<PLCConfig name="PLC Logic" key="1783070862205" checksum="3486BE04">
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||
<!-- 链1: 简单或门 (59 OR 60 → 1361) -->
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||
<Chain gates="1" inputs="2" outputs="1">
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||
<Inputs>
|
||
<Signal no="59" x="-676" y="69" />
|
||
<Signal no="60" x="-674" y="183" />
|
||
</Inputs>
|
||
<Gate type="OR" id="0" x="-346" y="141" />
|
||
<Outputs>
|
||
<Signal no="1361" x="-17" y="137" />
|
||
</Outputs>
|
||
</Chain>
|
||
<!-- 链2: 简单的非门 (61 → NOT → 1362) -->
|
||
<Chain gates="1" inputs="1" outputs="1">
|
||
<Inputs>
|
||
<Signal no="61" x="-669" y="298" />
|
||
</Inputs>
|
||
<Gate type="NOT" id="0" x="-345" y="296" />
|
||
<Outputs>
|
||
<Signal no="1362" x="-10" y="294" />
|
||
</Outputs>
|
||
</Chain>
|
||
<!-- 链3: 三层嵌套组合逻辑 -->
|
||
<Chain gates="4" inputs="6" outputs="6">
|
||
<Comb>
|
||
<Inputs>
|
||
<Signal no="67" x="-6" y="937" />
|
||
</Inputs>
|
||
<Comb>
|
||
<Inputs>
|
||
<Signal no="66" x="-333" y="876" />
|
||
</Inputs>
|
||
<Comb>
|
||
<Inputs>
|
||
<Signal no="62" x="-669" y="413" />
|
||
<Signal no="63" x="-670" y="534" />
|
||
<Signal no="64" x="-667" y="650" />
|
||
<Signal no="65" x="-669" y="769" />
|
||
</Inputs>
|
||
<Gate type="AND" id="0" x="-346" y="595" />
|
||
<Outputs>
|
||
<Signal no="1363" x="-9" y="490" />
|
||
<Signal no="1364" x="-11" y="599" />
|
||
<Signal no="1365" x="-10" y="700" />
|
||
</Outputs>
|
||
</Comb>
|
||
<Gate type="AND" id="1" x="-42" y="829" />
|
||
<Outputs>
|
||
<Signal no="1366" x="324" y="773" />
|
||
</Outputs>
|
||
</Comb>
|
||
<Gate type="OR" id="1" x="288" y="890" />
|
||
<Outputs>
|
||
<Signal no="1367" x="627" y="836" />
|
||
</Outputs>
|
||
</Comb>
|
||
<Gate type="NOT" id="1" x="594" y="950" />
|
||
<Outputs>
|
||
<Signal no="1368" x="915" y="947" />
|
||
</Outputs>
|
||
</Chain>
|
||
</PLCConfig>
|
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```
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> **文档维护**：本文档基于 RTU 固件 [src/system/libplc/src/plc.cpp](src/system/libplc/src/plc.cpp) 中的 XML 解析逻辑编写。配置文件格式如随固件升级变更，请同步更新本文档。
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